【導讀】如果電源引腳上存在紋波和/或噪聲，大多數(shù)IC都會有某種類型的性能下降。數(shù)字IC的噪聲裕量會降低，時鐘抖動則可能增加。對于高性能數(shù)字IC，例如微處理器和FPGA，電源額定容差(例如±5%)包含直流誤差、紋波和噪聲之和。只要電壓保持在容差內(nèi)，數(shù)字器件便符合規(guī)范。
何謂正確去耦？有何必要性？
說明模擬IC對電源變化靈敏度的傳統(tǒng)參數(shù)是電源抑制比(PSRR)。對于放大器，PSRR是輸出電壓變化與電源電壓變化之比，用比率(PSRR)或dB (PSR)表示。PSRR可折合到輸出端(RTO)或輸入端(RTI)。RTI值等于RTO值除以放大器增益。
圖1顯示典型高性能放大器(AD8099) PSR隨頻率、以大約6 dB/8倍頻程(20 dB/10倍頻程)下降的情況。圖中顯示了采用正負電源兩種情況下的曲線圖。盡管PSR在直流下是90 dB，但較高頻率下會迅速降低，此時電源線路上有越來越多的無用能量會直接耦合至輸出。因此必須一開始就要防止此高頻能量進入芯片。一般通過組合電解電容(用于低頻去耦)、陶瓷電容(用于高頻去耦)來完成，也有可能使用鐵氧體磁珠。
數(shù)據(jù)轉(zhuǎn)換器以及其他模擬和混合信號電路的電源抑制可能在數(shù)據(jù)手冊中都有相關規(guī)定。不過，在數(shù)據(jù)手冊的應用部分，經(jīng)常會針對幾乎所有的線性和混合信號IC推薦電源去耦電路。用戶應始終遵循這些建議，以確保器件正常工作。
低頻噪聲需要較大的電解電容，用作瞬態(tài)電流的電荷庫。將低電感表面貼裝陶瓷電容直接連接到IC電源引腳，便可最大程度地抑制高頻電源噪聲。所有去耦電容必須直接連接到低電感接地層才有效。此連接需要短走線或過孔，以便將額外串聯(lián)電感降至最低。
鐵氧體磁珠(以鎳、鋅、錳的氧化物或其他化合物制造的絕緣陶瓷)也可用于在電源濾波器中去耦。鐵氧體在低頻下(<100 kHz)為感性，因此對低通LC濾波器有用。100 kHz以上，鐵氧體成阻性(高Q)。鐵氧體阻抗與材料、工作頻率范圍、直流偏置電流、匝數(shù)、尺寸、形狀和溫度成函數(shù)關系。
鐵氧體磁珠并非始終必要，但可以增強高頻噪聲隔離和去耦，通常較為有利。這里可能需要驗證磁珠永遠不會飽和，特別是在運算放大器驅(qū)動高輸出電流時。當鐵氧體飽和時，它就會變?yōu)榉蔷€性，失去濾波特性。
請注意，某些鐵氧體甚至可能在完全飽和前就是非線性。因此，如果需要功率級，以低失真輸出工作，當原型在此飽和區(qū)域附近工作時，應檢查其中的鐵氧體。
圖2總結(jié)了正確去耦的重要方面。
實際電容及其寄生效應
圖3顯示了一個非理想電容的模型。電阻RP代表絕緣電阻或泄漏，與標稱電容C并聯(lián)。第二個電阻RS(等效串聯(lián)電阻或ESR)與電容串聯(lián)，代表電容引腳和電容板的電阻。
電感L(等效串聯(lián)電感或ESL)代表引腳和電容板的電感。最后，電阻RDA和電容CDA一起構(gòu)成稱為電介質(zhì)吸收或DA現(xiàn)象的簡化模型。在采樣保持放大器(SHA)之類精密應用中使用電容時，DA可造成誤差。但在去耦應用中，電容的DA一般不重要。
圖4顯示了各種100 F電容的頻率響應。理論上，電容阻抗將隨著頻率增加呈單調(diào)下降。實際操作中，ESR使阻抗曲線變得平坦。隨著頻率不斷升高，阻抗由于電容的ESL而開始上升。“膝部”的位置和寬度將隨著電容結(jié)構(gòu)、電介質(zhì)和等效器件的值而變化。因此常?？梢钥吹捷^大值電容與較小值電容并聯(lián)。較小值電容通常具有較低ESL，與較高頻率的電容看似相同。這可以在更寬頻率范圍內(nèi)擴展并聯(lián)組合的總體性能。
電容自諧振頻率就是電容電抗(1/C)等于ESL電抗(ESL)的頻率。對這一諧振頻率等式求解得到下式：
所有電容將顯示大致形狀與圖示類似的阻抗曲線。雖然實際曲線圖有所不同，但大致形狀相同。最小阻抗由ESR決定，高頻區(qū)域由ESL決定(后者很大程度上受封裝樣式影響)。
去耦電容類型
圖5顯示適合去耦的各種常見電容類型。電解系列具有寬值范圍、高電容體積比和廣泛的工作電壓，是極佳的高性價比低頻濾波器元件。它包括通用鋁電解開關類型，提供10 V以下直至約500 V的工作電壓，尺寸為1 F至數(shù)千F(以及成比例的外形尺寸)。
所有電解電容均有極性，因此無法耐受約一伏以上的反向偏置電壓而不造成損壞。此類器件具有相對較高的泄漏電流(可能為數(shù)十A)，很大程度上取決于特定系列的設計、電氣尺寸、額定電壓及施加電壓。不過，泄漏電流不可能是基本去耦應用的主要因素。
大多數(shù)去耦應用不建議使用“通用”鋁電解電容。不過，鋁電解電容的一個子集是“開關型”，設計并規(guī)定用于在最高達數(shù)百kHz的頻率下處理高脈沖電流，且僅具有低損耗。此類電容在高頻濾波應用中可直接媲美固態(tài)鉭電容，且具有更廣泛的可用值。
固態(tài)鉭電解電容一般限于50 V或更低的電壓，電容為500 F或更低。對于給定尺寸，鉭電容比鋁開關電解電容呈現(xiàn)出更高的電容體積比，且具有更高的頻率范圍和更低的ESR。一般也比鋁電解電容更昂貴，對于浪涌和紋波電流，必須謹慎處理應用。
最近，使用有機或聚合物電解質(zhì)的高性能鋁電解電容也已問世。這些電容系列擁有略低于其他電解類型的ESR和更高的頻率范圍，另外低溫ESR下降也最小。此類器件使用鋁聚合物、特殊聚合物、Poscap和Os-Con等標簽。
陶瓷或多層陶瓷(MLCC)具有尺寸緊湊和低損耗特性，通常是數(shù)MHz以上的首選電容材料。不過，陶瓷電介質(zhì)特性相差很大。對于電源去耦應用，一些類型優(yōu)于其他類型。在X7R的高K電介質(zhì)公式中，陶瓷電介質(zhì)電容的值最高可達數(shù)F。在高達200 V的額定電壓下推薦Z5U和Y5V。X7R型在直流偏置電壓下的電容變化小于Z5U和Y5V型，因此是較佳選擇。
NP0(也稱為COG)型使用更低的介電常數(shù)公式，通常具有零TC和低電壓系數(shù)(不同于較不穩(wěn)定的高K型)。NP0型的可用值限于0.1 F或更低，0.01 F是更實用的上限值。
多層陶瓷(MLCC)表面貼裝電容的極低電感設計可提供近乎最佳的RF旁路，因此越來越頻繁地用于10 MHz或更高頻率下的旁路和濾波。更小的陶瓷芯片電容工作頻率范圍可達1 GHz。對于高頻應用中的這些及其他電容，可通過選擇自諧振頻率高于最高目標頻率的電容，確保有效值。
薄膜型電容一般使用繞線，增加了電感，因此不適合電源去耦應用。此類型更常用于音頻應用，此時需要極低電容和電壓系數(shù)。
局部高頻去耦建議
圖6顯示了高頻去耦電容必須盡可能靠近芯片的情況。否則，連接走線的電感將對去耦的有效性產(chǎn)生不利影響。
左圖中，電源引腳和接地連接盡可能短，所以是最有效的配置。然而右圖中，PCB走線內(nèi)的額外電感和電阻將造成去耦方案的有效性降低，且增加封閉環(huán)路可能造成干擾問題。
由LC去耦網(wǎng)絡構(gòu)成的諧振電路
許多去耦應用中，電感或鐵氧體磁珠與去耦電容串聯(lián)，如圖7所示。電感L與去耦電容C串聯(lián)后構(gòu)成諧振或“調(diào)諧”電路，主要特性是顯示諧振頻率下的顯著阻抗變化。諧振頻率計算公式如下：
去耦網(wǎng)絡的總體阻抗在諧振頻率下可表現(xiàn)出峰化現(xiàn)象。峰化程度取決于調(diào)諧電路的相對Q(品質(zhì)因子)值。諧振電路的Q衡量其對電阻的電抗。計算公式如下：
正常走線電感和0.01 F至0.1 F的典型去耦電容將在高于數(shù)MHz的頻率下產(chǎn)生諧振。例如，0.1 F和1 nH將在16 MHz下產(chǎn)生諧振。
不過，由100 F電容和1 F電感組成的去耦網(wǎng)絡在16 kHz下產(chǎn)生諧振。如果不予檢查，一旦此頻率出現(xiàn)在電源線路上，可帶來諧振問題。該效應可通過降低電路Q降至最低。在電源線路內(nèi)靠近IC的地方插入小電阻(~10 )便可輕松完成，如右例所示。電阻應盡可能壓低，最大程度地減小電阻兩端的IR壓降。也可用小鐵氧體磁珠替代電阻，它在諧振頻率下主要表現(xiàn)為阻性。
使用鐵氧體磁珠代替電感可以減少諧振問題，因為鐵氧體磁珠在100 kHz以上表現(xiàn)為阻性，所以會降低電路的有效Q值。典型鐵氧體磁珠阻抗如圖8所示。
簡單LRC去耦網(wǎng)絡的響應可以使用基于SPICE的程序輕松仿真，例如National Instruments Multisim™，ADI公司版。典型電路模型如圖9所示，仿真響應如圖10所示。
不良去耦技術(shù)對性能的影響
本節(jié)考察不良去耦技術(shù)對兩種基礎元件：運算放大器和ADC的影響。
圖11顯示1.5 GHz高速電流反饋運算放大器AD8000的脈沖響應。兩種示波器圖表均使用評估板獲得。左側(cè)走線顯示正確去耦的響應，右側(cè)走線顯示同一電路板上去除去耦電容后的相同響應。兩種情況中，輸出負載均為100 。
圖12顯示AD8000的PSRR，它與頻率成函數(shù)關系。請注意，較高頻率下PSRR下降至相對較低值。這意味著電源線路上的信號很容易傳播至輸出電路。圖13顯示用于測量AD8000 PSRR的電路。
現(xiàn)在考察正確及錯誤去耦對14位、105/125MSPS高性能數(shù)據(jù)轉(zhuǎn)換器ADC AD9445的影響。雖然轉(zhuǎn)換器通常無PSRR規(guī)格，但正確去耦仍非常重要。圖14顯示正確設計電路的FFT輸出。這種情況下，對AD9445使用評估板。注意頻譜較為干凈。
AD9445的引腳排列如圖15所示。請注意，電源和接地引腳有多個。這是為了降低電源阻抗(并聯(lián)引腳)。
模擬電源引腳有33個。18個引腳連接到AVDD1(電壓為+3.3 V ± 5%)，15個引腳連接到AVDD2(電壓為+5 V ± 5%)。DVDD(電壓為+5 V ± 5%)引腳有4個。在本實驗中所用的評估板上，每個引腳具有陶瓷去耦電容。此外還有數(shù)個10 F電解電容。
圖16顯示了從模擬電源去除去耦電容后的頻譜。請注意，高頻雜散信號增加了，還出現(xiàn)了一些交調(diào)產(chǎn)物(低頻成分)。
信號SNR已顯著降低。
本圖與上圖的唯一差異是去除了去耦電容。同樣使用AD9445評估板進行測量。
圖17顯示從數(shù)字電源去除去耦電容的結(jié)果。注意雜散同樣增加了。另外應注意雜散的頻率分布。這些雜散不僅出現(xiàn)在高頻下，而且跨越整個頻譜。本實驗使用轉(zhuǎn)換器的LVDS版本進行。
可以想象，CMOS版本會更糟糕，因為LVDS的噪聲低于飽和CMOS邏輯。
推薦閱讀：
