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高性能 SiC MOSFET 技術(shù)裝置設(shè)計(jì)理念

發(fā)布時(shí)間:2023-08-14 責(zé)任編輯:lina

【導(dǎo)讀】合適的設(shè)備概念應(yīng)允許一定的設(shè)計(jì)自由度,以便適應(yīng)各種任務(wù)概況的需求,而無需對處理和布局進(jìn)行重大改變。然而,關(guān)鍵性能指標(biāo)仍然是所選器件概念的低面積比電阻,與其他列出的參數(shù)相結(jié)合。圖 1 列出了一些被認(rèn)為必不可少的參數(shù),還可以添加更多參數(shù)。


合適的設(shè)備概念應(yīng)允許一定的設(shè)計(jì)自由度,以便適應(yīng)各種任務(wù)概況的需求,而無需對處理和布局進(jìn)行重大改變。然而,關(guān)鍵性能指標(biāo)仍然是所選器件概念的低面積比電阻,與其他列出的參數(shù)相結(jié)合。圖 1 列出了一些被認(rèn)為必不可少的參數(shù),還可以添加更多參數(shù)。


高性能 SiC MOSFET 技術(shù)裝置設(shè)計(jì)理念
圖 1:必須與 SiC MOSFET 的性能指標(biāo)(左)進(jìn)行平衡的所選參數(shù)(右)


重要的驗(yàn)收標(biāo)準(zhǔn)之一是設(shè)備在其目標(biāo)應(yīng)用的操作條件下的可靠性。與現(xiàn)有硅器件世界的主要區(qū)別在于,SiC 元件在更高的內(nèi)部電場下工作。相關(guān)機(jī)制需要仔細(xì)分析。它們的共同點(diǎn)是,器件的總電阻由漏極和源極接觸電阻的串聯(lián)定義,包括靠近接觸的高摻雜區(qū)域、溝道電阻、JFET 區(qū)域的電阻以及漂移區(qū)電阻(見圖 2)。請注意,在高壓硅 MOSFET 中,漂移區(qū)明顯主導(dǎo)著總電阻;在 SiC 器件中,該部件可以設(shè)計(jì)為具有如上所述的顯著更高的電導(dǎo)率。


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圖 2:平面 DMOS SiC MOSFET 草圖(左)和垂直溝槽 TMOS SiC MOSFET 以及電阻相關(guān)貢獻(xiàn)的相應(yīng)位置


關(guān)于關(guān)鍵 MOSFET 元件 SiC-SiO 2界面,必須考慮與硅相比的以下差異:

與 Si 相比,SiC 具有更高的單位面積原子表面密度,從而導(dǎo)致懸空 Si- 和 C- 鍵的密度更高;位于界面附近的柵氧化層中的缺陷可能出現(xiàn)在能隙中,并充當(dāng)電子的陷阱[1]。

熱生長氧化物的厚度很大程度上取決于晶面。

與 Si 器件相比(MV 而不是 kV),SiC 器件在阻斷模式下工作在更高的漏極感應(yīng)電場下,這需要采取措施限制柵極氧化物中的電場,以維持阻斷階段氧化物的可靠性 [2 ]。另請參見圖 3:對于 TMOS,關(guān)鍵點(diǎn)是溝槽角,對于 DMOS,關(guān)鍵點(diǎn)是單元的中心。

由于勢壘高度較小,與 Si 器件相比,SiC MOS 結(jié)構(gòu)在給定電場下表現(xiàn)出更高的 Fowler-Nordheim 電流注入。因此,界面 SiC 側(cè)的電場必須受到限制 [3,4]。

上述界面缺陷導(dǎo)致溝道遷移率非常低。因此,它們導(dǎo)致溝道對總導(dǎo)通電阻的貢獻(xiàn)很大。因此,SiC 相對于硅的漂移區(qū)電阻非常低的優(yōu)勢由于高溝道貢獻(xiàn)而被削弱。克服這一困境的一種觀察到的方法是增加在導(dǎo)通狀態(tài)下施加在氧化物上的電場,或者用于導(dǎo)通的更高的柵極源極(V GS)偏置或者相對薄的柵極氧化物。所施加的電場超過了硅基 MOSFET 器件中通常使用的值(4 至 5 MV/cm,而硅中為 3 MV/cm)。導(dǎo)通狀態(tài)下氧化物中如此高的磁場可能會(huì)加速磨損,并限制篩選剩余的外在氧化物缺陷的能力[1]。


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    圖 3:左圖:平面 MOSFET(半電池)的典型結(jié)構(gòu),顯示了兩個(gè)關(guān)于氧化物場應(yīng)力的敏感區(qū)域。右圖:溝槽 MOSFET(半電池)的典型結(jié)構(gòu),關(guān)鍵問題是溝槽拐角處的氧化物場應(yīng)力。


基于這些考慮,很明顯,SiC 平面 MOSFET 器件實(shí)際上對氧化物場應(yīng)力有兩個(gè)敏感區(qū)域,如圖 3 左側(cè)部分所示。首先,討論的是電場區(qū)域中反向模式的應(yīng)力其次,靠近漂移區(qū)和柵極氧化物之間的界面,其次是在導(dǎo)通狀態(tài)下受應(yīng)力的柵極和源極之間的重疊。

導(dǎo)通狀態(tài)下的高電場被認(rèn)為更危險(xiǎn),因?yàn)橹灰仨毐WC導(dǎo)通電阻性能,就沒有適當(dāng)?shù)钠骷O(shè)計(jì)措施可以減少導(dǎo)通狀態(tài)下的場應(yīng)力。英飛凌的總體目標(biāo)是結(jié)合低 R DSon由 SiC 提供的工作模式使該部件在眾所周知的安全氧化物場強(qiáng)條件下運(yùn)行。因此,我們決定放棄 DMOS 技術(shù),從一開始就專注于基于溝槽的器件。遠(yuǎn)離具有高缺陷密度的平面表面,轉(zhuǎn)向其他更有利的表面取向,可以在低氧化物場下實(shí)現(xiàn)低溝道電阻。這些邊界條件是轉(zhuǎn)移硅功率半導(dǎo)體領(lǐng)域建立的質(zhì)量保證方法的基線,以保證工業(yè)和汽車應(yīng)用中預(yù)期的 FIT 率。


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圖 4:CoolSiCMOSFET 單元結(jié)構(gòu)示意圖


CoolSiC MOSFET 單元設(shè)計(jì)旨在限制導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)下柵極氧化物中的電場(見圖 4)。同時(shí),提供了具有吸引力的 1200 V 級特定導(dǎo)通電阻,即使在批量生產(chǎn)中也可以以穩(wěn)定且可重復(fù)的方式實(shí)現(xiàn)。低導(dǎo)通電阻確保驅(qū)動(dòng)電壓電平僅為V GS= 15 V 與足夠高的柵源閾值電壓(通常為 4.5 V)相結(jié)合,成為 SiC 晶體管領(lǐng)域的基準(zhǔn)。該設(shè)計(jì)的特殊功能包括通過自對準(zhǔn)工藝將通道定向?yàn)閱我痪w取向。這確保了的溝道遷移率和窄的閾值電壓分布。另一個(gè)特點(diǎn)是深 p 溝槽在中心與實(shí)際 MOS 溝槽相交,以允許狹窄的 p+ 到 p+ 間距尺寸,從而有效屏蔽下部氧化物角。


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